2024年迈向纳米片晶体管时代

2024-03-22 王柯团队

　　芯片行业从未急于转向大规模生产芯片的新晶体管架构，因为这带来了新的复杂性和投资。但三星、英特尔、台积电和 IBM 等最近的公开声明表明，我们正处于这种转变的前夜。
　　
　　从 2022 年或 2023 年开始，这些公司已经接受从“主力”FinFET 晶体管架构逐渐过渡到纳米片状架构，以生产 3nm 或 2nm 技术世代的逻辑芯片。
　　
　　在本文中，您将了解这一历史性转变背后的主要驱动力。此外，我们还将介绍不同代的纳米片架构家族，包括nanosheet, forksheet和CFET。对于这些纳米片家族中的每一个成员，我们将回顾进一步的 CMOS 缩放带来的增量优势，并讨论关键的工艺步骤。
　　
　　为什么要从 FinFET 转向纳米片？
　　
　　沿着逻辑 CMOS 微缩路径，半导体界为逐步减小逻辑标准单元的尺寸做出了相当大的努力。
　　
　　逻辑标准单元布局的示意图（CPP = 接触多晶硅间距，FP = 鳍片间距，MP = 金属间距；单元高度 = 每个单元的金属线数 x MP）。
　　
　　做到这一点的一种方法是通过减小走线来减小单元高度（定义为每个单元的金属线（或走线）数量乘以金属间距）。对于 FinFET，通过逐渐将一个标准单元内的鳍片数量从 3 个减少到 2 个，实现了单元高度更小的新一代。这分别实现了 7.5T 和 6T 标准单元。以 6T 为例，我们的意思是 6 条金属线适合单元高度的范围。然而，如果保持Fin尺寸，这种演变是以驱动电流和可变性为代价的。为了补偿驱动电流和可变性的下降，鳍片在单元高度缩放中变得更高。最终，这种趋势可能会持续到 1 鳍，实现 5T 标准电池。
　　
　　在基于 FinFET 的架构中，标准单元缩放需要减少鳍片数量。每一代，鳍都变得越来越高、越来越薄、越来越近。这种演变降低了驱动强度并增加了可变性。
　　
　　然而，进一步提高基于 5T FinFET 的单鳍器件架构的驱动电流极具挑战性。这就是纳米片架构获得关注的原因。通过在只允许一个鳍片的标准单元中垂直堆叠纳米片状导电沟道，可以实现更大的有效沟道宽度。这样，与鳍片相比，纳米片可以在每个占位面积上提供更大的驱动电流――这是进一步缩小 CMOS 的关键优势。
　　
　　纳米片架构还允许可变器件宽度，这使设计具有一定的灵活性：设计人员现在可以在增强的驱动电流与减小的面积和电容之间进行权衡（更小的通道宽度往往会降低片之间的寄生电容）。与 FinFET 架构相比，纳米片的另一个显着优势是其“环栅”结构：
　　

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