2024年DRAM制程失速

2024-03-22 王柯团队

近日，笔者在《存储芯片大溃败》一文中，写到了存储芯片产业正在经历的寒冬。其中，DRAM产品历经全球性的市场价格雪崩，“雪崩”之下，利润下泻、库存堆积，成为横在DRAM巨头面前的一项难题。
为避免DRAM芯片再大幅跌价，诸如SK海力士、美光等多家供应商已开始积极减产，预估2023年第一季DRAM价格跌幅可因此收敛至13-18%，但仍不见下行周期的终点。
然而，在市场因素之外，从工艺制程的演进和技术角度来看，DRAM产业似乎也正面临瓶颈及一系列技术挑战。
DRAM缩放速度放缓
对DRAM芯片来说，随着晶体管尺寸越来越小，芯片上集成的晶体管就越多，也就代表一片芯片能实现更高的内存容量。
从DRAM三巨头工艺尺寸的发展历程来看，三星、SK海力士、美光在2016-2017年进入1X(16nm-19nm)阶段，2018-2019年为1Y(14nm-16nm)，2020年处于1Z(12nm-14nm)时代。后续，行业厂商朝着1α、1β、1γ等技术阶段继续迈进。
目前，各大厂家继续向10nm逼近，目前最新的1α节点仍处于10+nm阶段。
2022年10月，三星在SamsungFoundryForum2022活动上公布DRAM技术路线图，预计2023年进入1β工艺阶段，即第五代10nm级别DRAM产品。同年12月，三星开发出首款采用12nm级工艺技术打造的16GbDDR5DRAM。
2022年11月，美光将1βDRAM产品送往客户的产品验证流水线，率先进入了1β节点，这意味着将DRAM芯片的晶体管工艺又向精密处推进一步，来到了10纳米级别的第五代。且正在对下一代1γ工艺进行初步的研发设计。
DRAM工艺制程演进至10+nm，继续向10nm逼近。
近日，TechInsights高级技术研究员JeongdongChoe博士在一场内存网络研讨会中表示，DRAM单元缩小到10nm的设计规则(D/R)一直在进行中。主要的DRAM厂商一直在开发下一代，这意味着DRAM单元D/R可能会进一步缩小到个位数纳米时代。
然而，从DDR1到DDR5的演变来看，DDR的能耗越来越低，传输速度越来越快、存储容量也越来越大；而从制程工艺的进展来看，早前产品的更新时间大致在3到5年更新一代。在步入20nm以内的制程后，DRAM在制程上的突破进展呈现放缓趋势。
尤其是随着10nm制程的临近，使其在晶圆上定义电路图案已经接近基本物理定律的极限。由于工艺完整性、成本、单元泄漏、电容、刷新管理和传感裕度等方面的挑战，DRAM存储单元的缩放正在放缓。
此外，从当前技术看，6F2DRAM单元是存储行业的设计主流，cell由1T+1C(1晶体管+1电容)构成――这种DRAM单元结构将在未来几代产品上延续。但如果存储厂商保持6F2DRAM单元设计以及1T+1C结构，2027年或2028年10nmD/R将是DRAM的最后一个节点。

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